ICなど半導体集積回路の歴史は、より微細化、より高集積化(情報処理密度を高める)を追求する歴史でした。社会が情報化をどんどん進めることにより、あらゆる機器にも情報化対応が求められ、空調や炊飯器にまで情報通信ができるような、現在よりさらに高集積、高速、低消費電力の半導体LSIの高度化が要請されています。

そのため、各国でプロジェクトを立ち上げて、半導体の開発を行っています。日本の最先端半導体プロジェクトとしては、産学官連携の「半導体MIRAI (Millennium Research for Advanced Information Technology)プロジェクト」があります。

しかし、半導体LSI技術の微細化・高集積化を阻む困難な課題が数多く立ち現れています。トランジスタがウィルスと同程度まで小さくなると、動作速度の低下や消費電力の増加が生じるため、高誘電率ゲート絶縁膜や低誘電率層間絶縁膜に全く新しい材料や作成プロセスを導入する必要があります。

またLSIの製造歩留まりの低下(製造ばらつき)も無視できなくなり、将来を見据えた新たな製造基盤技術の開発も急がなければなりません。

ゲート絶縁膜は、原子数個分まで薄膜化するとリーク電流が発生し、LSI の消費電力が大きくなります。そこで対策として、トランジスタの性能を 維持したままゲート絶縁膜を厚くできリーク電流をなくすことができる高誘電率ゲート絶縁膜を検討しています。高純度なゲート絶縁膜の形成方法として、非常に薄く膜をつくっては不純物を除去するという工程を繰り返して多層化する方法を開発しました。

この方法で成膜したHfO₂(ハフニア)系材料のゲート絶縁膜で、リーク電流が大幅に抑えられることを実証しました。

電気信号を通さない役割の絶縁膜は、低誘電率化により強度が弱くなってしまいます。そこで、低誘電率材料として微細な穴のあいたシリカ系材料(ポーラス材料)を用い、新たに開発した処理法によって、低誘電率と機械的強度(弾性率・硬度・密着性)も大幅に改善しました。

微細化される半導体デバイスは、信号が微妙にズレるため、製造ばらつきが大きくなり、製造の効率が悪くなります。そこで、新たな回路構成技術として、製造されたLSI ひとつひとつの内部に、ズレた信号を調整する遅延回路をつけることで解決しました。この遅延回路には、遺伝的アルゴリズム(GA・自然淘汰で最適な遺伝子が残るように、シミュレーションから最適解を得る手続き)が用いられており、信号の微妙なズレを適応調整することができます。その結果、クロックの25％高速化、75％の低消費電力化、20％の設計工数削減が可能になることを実証しました。

半導体の国際的な開発競争の中で、半導体MIRAIプロジェクトでは産学官が連携して、次世代・次々世代の日本独自の技術を確立するため研究開発を行っています。

また独自の研究開発だけではなく、民間プロジェクトである「あすか」や「AS☆PLA」などとも共同開発を行い、技術的ニーズを共有しています。変化の速い半導体産業へ素早く技術を繋げていくというサイエンスとエンジニアリングが融合一体となった取り組みを、これからも行っていきます。